几个问题想问问大家：1.一个大电路分为几个部分画，最后怎么把每个部分的PCB合为一张大图呢？2.约束的时候怎么创建几根导线的等长约束呢？
2011-07-25 18:58
如下图所示：碰到这种情况该怎么办？等长约束规则中设置的是时间而非长度，难道与这个有关？
2017-12-18 20:18
PCB设计如何绕等长？阻抗会对信号速度产生影响吗？
2021-03-06 08:47
我的AD9446的工作在LVDS模式下，请问对于AD9446（100MHz），LVDS信号线的PCB走线的差分对间等长有没有要求？（PS：16对差分线，都做等长好复杂）谢谢！
2023-12-18 06:26
pciex2进行PCB设计时，收发数据线需要做等长么？
2016-02-15 15:12
以太网的接口信号，在PCB走线的时候，差分可以不等长么？如果要等长，误差是多少？
2023-04-07 17:38
原子大哥，由此看到你画PCB时，有考虑到时序，进行了等长线的画法，请问AD中如何设置等长线画法，有没有教程或者帖子推荐下！
2019-07-26 04:36
如何使用参数化约束进行PCB设计？
2021-04-27 06:42
在PCB布局走线时CAN需要差分等长线吗？
2023-04-07 17:39
画PCB的时候，100khz的信号线一定要按照等长线来处理吗？
2018-04-13 13:02
