等长是PCB设计的时候经常遇到的问题。存储芯片总线要等长，差分信号要等长。什么时候需要做等长，
2014-12-01 11:00
PCB设计中常见的走线等长要求
2023-11-24 14:25
本视频将会概述基本的约束管理概念，并演示如何为密集的高约束 PCB 设计创建和管理约束。
2019-05-17 06:01
在PCB设计中，等长走线主要是针对一些高速的并行总线来讲的。 由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDRSDRAM）甚至4次，而随着芯片运行频率的提高
2020-10-24 09:29
本文档的主要内容详细介绍的是Allegro PCB设计时等长设置的一些方法与技巧解析。以DDR3（4pcs，fly-by 结构）为例，讲述一下在allegro 中如何添加电气约束（时序
2018-11-27 16:02
1.关于等长 第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。 不知道从什么时候起，绕等长成了一种时尚，也成了
2021-01-20 12:11
等长走线的目的就是为了尽可能的减少所有相关信号在 PCB 上的传输延迟的差异。至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟
2019-04-26 15:27
垫标准+和垫专业使用的强大和易于使用的约束管理系统创建、评审和验证PCB设计约束。
2019-11-04 07:02
在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚至 4 次，而随着芯片运行
2020-11-22 11:54
如图所示很多用户在进行等长的时候回出现直角或者锐角的等长走线。 那么怎么解决呢： 1）在直接快捷键TR进行蛇形等长的时候，可以按字母键盘上方的数字1 或者2来调整等长走
2020-10-18 09:36
