在PCB设计和制作的过程中，你是不是也曾经遇到过PCB吃锡不良的情况？对于工程师来说，一旦一块PCB板出现吃锡不良问题，
2016-02-01 13:56
或不重视的与印刷工艺相关的PCB不良设计予以归纳，以便相关设计人员尽快掌握好PCB设计。资料来自网络资源
2019-06-13 22:09
对于大电流的铜皮可以使用的
2009-07-22 16:11
问：Allegro中如何合并铜皮（Merge Shapes)答：在Allegro中，Shape不仅可以是走线，还可以是各种其他属性，例如Silkscreen，Place Bound，Solder
2014-11-12 17:49
://bbs.elecfans.com/jishu_206365_1_1.html好方法一：在修铜时可以利用PLANE【快捷键P+Y】修出钝角好方法二：选中所需要修整的铜皮，快捷键M+G可以任意调整铜皮形状好方法三：两者混合使用【适用
2011-11-18 14:19
SMT制程不良原因及改善对策
2012-08-11 09:58
，所以铜箔会被这些元件焊盘及其走线分割成许多小的孤铜及细长的铜皮。1、处理碎铜那些细细长长的接地不良的地铜会具有天线效应，会引起EMC不良问题。所以要尽量避免在覆铜时引起碎铜，如引起碎铜可删除处理。2
2022-11-25 10:08
如何对付SMT的上锡不良反应波峰面：波的表面均被一层氧化皮覆盖﹐它在沿焊料波的整个长度方向上几乎都保持静态﹐在波峰焊接过程中﹐PCB接触到锡波的前沿表面﹐氧化皮破裂﹐PCB前面的锡波无皲褶地被推向
2013-11-06 11:17
该提示器能够在使用者读、听、写坐姿不规范时．就反复发出“请注意，近视!快坐正!”语言声提示，提醒你调整坐姿。该电路十分简洁，最适合初学者自学装配。电路工作原理：读、听、写不良提示器的电路如图1所示。
2021-05-06 07:56
在创建中间层时，有两种特性：add signal Layer创建的为阳性走线，多为信号走线方式，Add internal Plane为阴性走线方式，为信号走线相反。画的线为铜皮分割的方式布线，多用在大面积铺铜上，多为内地。
2019-07-08 07:11
