clk_100m时序综合后出现违规 ，SDC应该怎样修改？
2014-10-23 15:39
：/ test_sha / sha_core / A_5 / $ setuphold中的时序违规（CLK：177722 ps，SSET：177200 ps，793 ps，-490 ps）警告：在187735 ps
2019-02-22 11:00
请问如何在technology map viewer 查看违规的时序路径
2015-09-25 11:27
我在我的设计中使用Bram，而源和目标的clk是相同的。但我在数据路径中得到保持违规-0.068，我尝试过双同步，但它对时间没有任何影响。锄头来解决这个问题我附上了bram的道路。谢谢
2020-05-25 13:59
` 本帖最后由 一只耳朵怪 于 2018-5-25 09:44 编辑 使用另一台电脑打开PCB文件，发现有几个元件变绿色掉，我的走线规则不一样？还是元件库有问题？我改过走线规则，没什么用。求解
2018-05-24 17:24
我知道这听起来很简单，但我找不到触发时钟周期违规范围的方法。假设我有CH1 20MHz时钟（50ns周期）。如果两条边之间的时间小于45ns或者大于55ns，我想触发。知道怎么样？ 以上
2019-01-21 16:39
`请问pcb泪滴绿了是什么原因？`
2019-12-23 14:44
，当我实例化整个设计（在V2000上占据50％的占用率）时，Vivado无法修复保持违规。另外，对于完整的设计和较小的部分，我仍然警告，我不知道如何解决。也许如果我能解决这些问题，我将有更多机会获得
2020-06-19 12:53
覆铜后，如果重新修改覆铜后，会出现下面的违规提示：modified polygon(allow modified:no)。请问是什么原因？为什么不能修改覆铜？谢谢
2017-03-30 11:26
设计内容为学校图书馆设计一个防止违规占座系统，实现通过若干条件的判断，来判断当前作为是否被违规占座。功能描述结合树莓派，利用压力传感器分别检测桌面和椅面是否有物体（书），再通过人体红外传感器检测是否
2015-07-21 09:16
