添加类：做等长处理的往往是多根线，需要将多根线归成一类，设置netclass方法如下：在原理图中：Place-directives-BlanketPlace-directives-NetClass标记结果如下：仅作参考，比如将电源归位电源类
2019-05-24 08:57
本帖最后由 一只耳朵怪 于 2018-6-25 14:19 编辑 1、在对6678中SRIO进行PCB布线时遇到一个疑问。若需要使用SRIO 4X模式时，PCB布线是否有必要对4组TX和RX差分信号分别进行等长处理
2018-06-25 04:40
我们俗称的 PCB 信号等长处理。等长的目标是为了满足同组信号的时序匹配要求。 2、等长范围应严格遵守不同接口或者信号的要求，具体的可参考模块规范内容。如若有疑问，及时
2023-07-27 07:40
PCB设计中常见的走线等长要求
2023-11-24 14:25
等长是PCB设计的时候经常遇到的问题。存储芯片总线要等长，差分信号要等长。什么时候需要做等长，
2014-12-01 11:00
在PCB设计中，等长走线主要是针对一些高速的并行总线来讲的。 由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDRSDRAM）甚至4次，而随着芯片运行频率的提高
2020-10-24 09:29
1.关于等长 第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。 不知道从什么时候起，绕等长成了一种时尚，也成了
2021-01-20 12:11
等长走线的目的就是为了尽可能的减少所有相关信号在 PCB 上的传输延迟的差异。至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟
2019-04-26 15:27
在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚至 4 次，而随着芯片运行
2020-11-22 11:54
如图所示很多用户在进行等长的时候回出现直角或者锐角的等长走线。 那么怎么解决呢： 1）在直接快捷键TR进行蛇形等长的时候，可以按字母键盘上方的数字1 或者2来调整等长走
2020-10-18 09:36
