经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。看看下图
2018-11-11 10:55
在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚至 4 次，而随着芯片运行
2020-11-22 11:54
在使用AltuimDesginer (AD) PCB Layout 元件放置层与丝印放置层总是反的， 元件放置在顶层，丝印却在底层， 元件
2023-05-16 09:14
在当前的PCB 设计当中，对于走线长度的要求越来越多。Expedition PCB 自动调线的功能强大。在PCB 的设计当中若能最大限度地使用Expedition PCB
2018-05-15 10:49
有了单线的自动等长，那就肯定不会放过板上随处可见的差分了，看大招——Auto-interactive Phase Tune。现在板子的速率越来越高，板上的差分线也就跟着越来越多，对内等长的工作量自然就加大了。但是自从有了绕线新功能，就再也不担心绕
2018-10-19 15:33
做PCB设计的时候，Allegro放置后台元器件的方法有哪些呢？
2019-07-06 11:27
但是我们做设计时有时发现DDR器件等长没有做，其成品也可正常运行，并没产生影响，原因一般是系统软件对此信号做了延时处理，软件上做了时序控制。对于带状线来说，每1ps延时对应的走线长度是6mil左右，所以一般信号组长度每相差6mil，其总延时在1ps。
2019-03-19 17:30
元器件放置方向考虑布线，装配，焊接和维修的要求后，尽量统一。 在 PBA 上的元件尽量要求有统一的方向，有正负极型的元件也要 有统一的方向。
2018-10-08 16:43
上述并行总线等长布线的概念。但因为这些串行信号都采用差分信号，为了保证差分信号的信号质量，对差分信号对的布线一般会要求等长且按总线规范的要求进行阻抗匹配的控制。
2018-11-29 15:34
通常开关稳压器的线圈不是临界热回路的一部分，但不在线圈下方或靠近线圈处布敏感的控制走线却是明智的。PCB 上的各种平面——例如，接地平面或 VDD 平面（电源电压）——可以连续构造，无需切口。首先抛出问题：线圈应该放在哪里？
2020-10-06 18:36
