，信号传输延迟对时序的影响的比重越来越大，为了保证在数据采样点（时钟的上升沿或者下降沿）能正确采集所有信号的值，就必须对信号传输的延迟进行控制。等长走线的目的就是为了尽可能的减少所有相关信号在PCB上的传输延迟的差异
2020-10-24 09:29
类为新建类名 3.在Tools中选择Eualize Net Lengths（等长节点）命令，修改需要的等长布线的样式和尺寸（可选圆角） 4.调整等长时，点击Intera
2018-05-22 10:45
等长走线的目的就是为了尽可能的减少所有相关信号在 PCB 上的传输延迟的差异。至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟
2019-04-26 15:27
Bus/总线布线时如何做到等长 Bus走线模式是在13.6版本中可以实现的模式，现在14.x以及15.0都已
2009-09-28 12:45
频率的提高，信号传输延迟对时序的影响的比重越来越大，为了保证在数据采样点（时钟的上升沿或者下降沿）能正确采集所有信号的值，就必须对信号传输的延迟进行控制。等长走线的目的就是为了尽可能的减少所有相关信号在 PCB 上的
2020-11-22 11:54
PCB设计中常见的走线等长要求
2023-11-24 14:25
PCB布线在PCB设计中是非常重要的环节，了解PCB布线是初学者需要学的事情。在这篇文将分享
2021-07-21 15:01
经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。看看下图
2018-11-11 10:55
1.关于等长 第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。 不知道从什么时候起，绕等长成了一种时尚，也成了
2021-01-20 12:11
pcb布线原则分享 PCB电源布线的技巧 可以说pcb布线是整个
2023-03-14 16:57
