一、引言随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出
2019-07-30 08:03
随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于
2021-03-01 11:45
丝印层符号又不带电气特性，而且丝印层和焊盘完全在两个层怎么会有约束呢（主要是说我画的封装图形和焊盘离得太近，小于最小间隔）？？？还有就是我的规则设置中过孔最大孔径设置的是300mil，可是DRC检查
2019-07-03 04:20
各位大侠，今天遇到一个很奇怪的PCB，UL要求在L 与 N 之间打2KV的高压，现在L 与N 之间的最小间距是2MM， 但结果是，有的PCB板子可以打过，有的却打不过。 理论上讲，2MM的
2014-11-05 22:06
一、引言随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出
2018-09-11 11:50
今天画PCB时，修改了一个原理图然后导出PCB，但是放置元件时发现元件不像以前能丝印近乎重叠，设计最小间距为10mil，在两个元件外框丝印为10mil就会报错，正常应该是判断焊盘
2019-09-09 01:59
最小间距设到0也不行，还是这种提示
2017-07-25 23:01
。2、走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。选择适当的端接方
2017-08-29 14:11
差分对线距规则设置为6mil，是不是因为在clearance中设置最小间隔为10mil就会报错，该怎么解决？一般的差分对线宽，间距都设置多少基本满足一般需求？
2019-05-21 05:35
PCB安全间距是如何设计的?
2019-08-20 16:31
