应该是另作它用，与PCB制板时的阻抗控制是两回事。因此在设计PCB时，依然要控制阻抗，就像DDR的时钟那样。这么理解对吗？
2017-11-20 10:21
我正在为我的项目分析 stm32mp15 disco 和评估板原理图。我注意到它们之间的 DDR pinning 不一样。Disco 板有 512MB，EVAL 板有
2022-12-06 08:43
Cadence 平板电脑6层板DDR3 PCB layout设计视频教程下载链接链接：http://pan.baidu.com/s/1FJNhO密码：jfa3播放密碼：QQ521122524完整版
2015-07-30 21:34
（容值，数量）、在PCB制作中，电容该如何给4片DDR分配，如何摆放。 其次，官方给的Demo中，还有42个终端电阻，终
2016-12-13 09:34
需要阻抗匹配，这个阻抗匹配串联一个50欧姆的电阻？或者要求PCB制作厂家按50欧姆的阻抗要求制作效果是一样的？请高手指导，谢谢！
2015-05-02 17:26
怎么将PCB板上的所有电阻改为底层呢，，求助.................................谢谢各位
2013-09-05 11:42
本次设计中CPU的封装为BGA844-SOC-Y，DDR2的封装为FBGA84，DDR2的控制总线采用星形连接，使用的PCB软件为AltiumDesigner10
2019-07-30 06:29
请问 在TI 给出的 EVM 参考设计中 DDR 的走线都串入一个22欧姆的电阻，按照SI 的理论这个电阻是保证匹配减少过冲的，在POWER PC 及MIPS 架构的
2018-05-15 09:35
本文主要讲解PCB设计时要注意的地方，从而减低PCB板中的电磁干扰问题。
2021-03-18 06:03
已经添加了调试信号用于debuging，我们也得到dbg_phaselock_err在dbg_phaselock_start之后变为活动状态。我们不知道如何继续，请帮助我们如何解决电路板中的DDR3校准问题。
2020-08-05 13:45
