modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和仿真结果如下：
2014-05-01 15:19
modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和仿真结果如下：
2014-05-01 15:07
蜂鸟e203的system文件修改后出现时序不符合要求的问题，但是仿真和上板能正常跑通。 有没有大佬知道什么问题，错误如下图所示。
2023-08-11 09:26
硬件上在设计完原理图和PCB图之后，有时候需要从PCB图中导出带坐标的BOM到Excel表格中，下面，我们一起来看看配置和导出
2019-09-11 11:52
在生成IP内核时，设定的pll输入时钟是20MHz,但是生成的例化模块的.v文件里，注明的输入时钟频率是50MHz，这个为什么会出现不符合的情况呢？应该以哪个为标准？跪求大神指点（见下图）我用的是Altera Cyclone 4的EP4CE115F29C7开发板
2019-04-22 13:14
以下是我设计的一个单电源同相放大器，放大倍数为：25倍，但是带宽只有 8KHZ， 跟数据表给出的参考 带宽不符合，请问大神有什么解决的办法。附件111.PNG45.0 KB
2018-08-02 08:11
今天装了一个PADS9.3的版本，但是从PCB导出的BOM不能编辑，求助高手解决一些！
2012-11-09 13:39
这尼玛什么鸟情况，PCB导出BOM。用的是AD14. 之前的版本是AD09，也尼玛报错
2015-01-22 13:25
华秋可以导出GBR文件,坐标文件，BOM 文件的软件在哪里下载啊？
2022-07-24 19:58
这是一个功放的题目，然后我用这个电路图做，结果失真有点严重，还有就是有些基本参数不符合要求，请问要怎么修改这个电路图，或者有哪些其他的方案？
2016-06-05 18:48
