modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和仿真结果如下：
2014-05-01 15:19
modelsim仿真verilog代码 发现结果不符合逻辑代码里面两个信号相与结果出来的信号竟然是不定态这是什么原因？试了好几次都没找到原因代码和仿真结果如下：
2014-05-01 15:07
、职责与资源 常见不符合项不符：质量负责人无授权任命书，或者授权任命书过期。整改：工厂需补充盖章签字的有效质量负责人授权书。2、文件和记录 常见不符合项问题：工厂未能提
2019-05-07 09:11
蜂鸟e203的system文件修改后出现时序不符合要求的问题，但是仿真和上板能正常跑通。 有没有大佬知道什么问题，错误如下图所示。
2023-08-11 09:26
1.当我使用该电路进行放大电路仿真，其放大倍数与公式不符合，为什么？2.我调整R1阻值之后，在洞洞板上进行焊接之后，发现输出只有直流偏置，交流消失，与仿真结果不符合，为什么？希望大哥们指导
2024-08-14 07:46
在生成IP内核时，设定的pll输入时钟是20MHz,但是生成的例化模块的.v文件里，注明的输入时钟频率是50MHz，这个为什么会出现不符合的情况呢？应该以哪个为标准？跪求大神指点（见下图）我用的是Altera Cyclone 4的EP4CE115F29C7开发板
2019-04-22 13:14
用tina进行ths4271的单电源仿真，结果与datesheet不符合，求指教！！
2024-09-05 06:41
使用V5.4.3版本的IDE建18MB86的工程，inc头文件中寄存器的地址和数据手册的不符合，能正常使用？
2021-10-09 14:27
在使用ADS8699芯片的时候，按照芯片手册配置相关寄存器后。实际输出与数据手册不符合D[9:6]是ADC input rangeD[5:4] AVDD alarm flagsD[3:2] Input alam flags
2019-06-21 07:56
这是一个功放的题目，然后我用这个电路图做，结果失真有点严重，还有就是有些基本参数不符合要求，请问要怎么修改这个电路图，或者有哪些其他的方案？
2016-06-05 18:48
