在DDR的设计中，需要对数据线及地址线进行分组及等长来满足时序匹配，通常DDR的数据线之间的长度误差需要保证在50mil以内，地址线的长度误差需要保证在100mil以内。
2022-11-02 09:25
经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。看看下图
2018-11-11 10:55
在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB设计中，以布线的设计过程限定最高，技巧最细、工作量最大。
2018-03-28 10:31
在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚至 4 次，而随着芯片运行
2020-11-22 11:54
PCB元器件布局完成后，紧接着就要完成PCB的布线了。PCB布线有单面布线
2019-07-07 09:58
在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。
2020-05-05 15:40
本文开始介绍了什么是布线与布线技巧及具体操作，其次介绍了PCB布线原则与PCB布
2018-01-31 15:58
在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。
2021-04-05 17:44
在高速模拟信号链设计中，印刷电路板（PCB）布局布线需 要考虑许多选项，有些选项比其它选项更重要，有些选项 则取决于应用。最终的答案各不相同，但在所有情况下， 设计工程师都应尽量消除最佳做法的误差，而不要过分计 较布
2016-11-03 11:56
如何优雅的布线呢？布线的方式可以千差万别，为了在布线时避免输入端与输出端的边线相邻平行而产生反射干扰和两相邻布线层互相平行产生寄生耦合等干扰而影响线路的稳定性，甚至在干
2018-07-28 11:01
