一、引言随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出
2019-07-30 08:03
随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于
2021-03-01 11:45
最小间距设到0也不行，还是这种提示
2017-07-25 23:01
方法可以在制定PCB布线规则和叠层时综合考虑，在PCB设计初期避免由小间距QFN封装带来的串扰风险。TI公司的产品DS125BR820、DS80PCI810等芯片都采用
2018-09-11 11:50
各位大侠，今天遇到一个很奇怪的PCB，UL要求在L 与 N 之间打2KV的高压，现在L 与N 之间的最小间距是2MM， 但结果是，有的PCB板子可以打过，有的却打不过。 理论上讲，2MM的
2014-11-05 22:06
今天画PCB时，修改了一个原理图然后导出PCB，但是放置元件时发现元件不像以前能丝印近乎重叠，设计最小间距为10mil，在两个元件外框丝印为10mil就会报错，正常应该是判断焊盘
2019-09-09 01:59
差分对线距规则设置为6mil，是不是因为在clearance中设置最小间隔为10mil就会报错，该怎么解决？一般的差分对线宽，间距都设置多少基本满足一般需求？
2019-05-21 05:35
时， protel99会自动将阻挡的线推开。rules下＊走线宽度最小8mil,一般10mil是所有厂家都能做的标准线宽了＊Clearance Constraint焊盘与线最小间距设为7mil,在敷铜时再将
2014-12-11 11:37
封装是我自己画的，在原理图生成PCB时没问题，但是生成之后选择布线，所有的线条都是绿色的，求大佬帮助！！！本人菜鸡，回复尽量详细些，谢谢！
2018-05-03 22:23
本人想画一个32最小系统图，原理图画好，生成PCB后，引脚变绿了，如图，修改规则组焊层间距为0也还是不行，该怎么设置才行
2019-07-12 00:23
