条件结构中当满足条件时，数据可进入条件并输出，当不满足条件时，不想让数据进入，怎么实现？求大神指教。。。
2016-03-22 11:50
没有问题2：用if（((key_press==1)&&(KEY2==0))||（hand！=0））就出现问题了，即使条件不满足，照样进入if循环，为什么呀，不解，求救各位大侠有没有遇到过这种经历，求解
2019-11-11 04:35
当运放用作比较器时，虚短特性是不满足的！但是如下图所示的电路图，在正反馈渠道上加上运放做负反馈后出现了虚短特性！ 信号源设置： 当不加运放时（万用表以及示波器显示）： 加上运放后（万用表
2024-09-18 06:12
这个电路运放明显不满足虚短要求啊，而且负向输入端电压大于了电源电压，有人能解释下吗？谢谢！！
2015-12-02 20:33
的连线没有消失，b，很多元件或线变绿，提示间距不满足之类的错误，我想问一下：1，怎么将元件和相应的连线一起删除，而不是现在这样元件删除了，再手动删除相应的连线，2，a问
2013-09-22 17:05
stm32单片机串口3可以完整接收到数据，但不满足if(((*(vu32*)(USART3_RX_BUF+4))&0xFF000000)==0x08000000)这个条件，导致不能更新代码
2019-05-21 01:19
为什么在PCB环境中连线总是连接不上呢，，是哪里设置不对吗？？求高手具体指点下？可能是规则里面的设置，但是我不太会设置，求指点。
2014-09-08 17:12
最近在学习cadence，练习PCB时，发现等长条件不满足时，也没出现DRC报错，刚开始会出现ED错误的！求高手指教
2016-01-09 20:44
各位大神，本人在使用AD9681芯片时遇到一个奇怪的问题，一共使用了12片AD9681，其中有几片AD9681输出电平（LVDS接口）不满足要求。 具体情况如下：AD转换以后的数据通过FPGA进行
2023-12-06 06:13
PCB设置DRC规则检查是没有出现连线错误，还有新连线没有代替旧连线？不想直接推挤方式进行，只想直接忽略
2019-03-22 05:34
