经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯
2018-07-09 08:47
1.关于等长 第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。 不知道从什么时候起，绕
2021-01-20 12:11
经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的
2018-11-11 10:55
等长走线的目的就是为了尽可能的减少所有相关信号在 PCB 上的传输延迟的差异。至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟
2019-04-26 15:27
在PCB设计中，等长走线主要是针对一些高速的并行总线来讲的。 由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDRSDRAM）甚至4
2020-10-24 09:29
有了单线的自动等长，那就肯定不会放过板上随处可见的差分了，看大招——Auto-interactive Phase Tune。现在板子的速率越来越高，板上的差分线也就跟着越来越多，对内等长的工作量自然就加大了。但是自从有了绕线新功能，就再也不担心
2018-10-19 15:33
第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。
2022-02-12 15:21
1、在做 PCB 设计时，为了满足某一组所有信号线的总长度满足在一个公差范围内，通常要使用蛇形走线将总长度较短的信号线绕到与组内最长的信号线长度公差范围内，这个用蛇形走
2023-07-27 07:40
在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚
2020-11-22 11:54
PCB设计中常见的走线等长要求
2023-11-24 14:25
