画好原理图后进行编译，出现这样的情况 [Warning]CompilerNets Wire GND has multiple names (Power Object GND,Power Object VCC)，怎么解决？
2017-07-19 16:01
本帖最后由 sunyou26 于 2014-4-28 16:24 编辑 [Warning]Sheet1.SchDocCompilerNets Wire VCC5V has multiple
2014-04-28 14:12
各位大侠，我是画电路板的菜鸟。咨询个问题：我的电路原理图有电源VCC和地GND，但是生产的网络表中无VCC和GND网络，是不是我哪里出错了，恳请各位高手指点。谢谢！
2013-06-19 17:06
Altium Desiginer19画pcb出现这种问题，单独一条线和元器件不出错，但如果画条折线或者元器件连上线就会出错，不知道是什么规则没设置好。麻烦大神解答一下，谢谢。
2020-08-23 16:23
我按照官方给的电路图画的，官方给的电路图VDD没有和VCC在PCB上连接，但是现在我测量VDD是0V
2022-10-12 07:21
在多页PCB原理图设计中，为什么电源网络标号VCC相同但在PCB布线时不能连在一起？是全局性问题吗？好像电源是具有全局性的；怎么解决呢？？？
2019-06-17 03:53
PCB4层板，上下为信号差，中间为GND和VCC层。如题，导出为gerber file时，有个mirror选项。GND和VCC两层导出时，是不是要选择mirror这个选项？
2015-08-17 21:35
在原理图新添加了一个器件后，重新导入PCB时出错了，这该怎么解决啊
2019-06-20 05:35
如何采用Verilog语言创建1-Wire主机？
2021-04-29 06:42
我现在用Altium designer6.9 软件画多层PCB板，中间俩层分别是GND和VCC层。现在出现的问题是：GND和VCC层无法铺铜，GND层导出的gerber file如下图。想问，现在
2015-08-18 09:58
