画好原理图后进行编译，出现这样的情况 [Warning]CompilerNets Wire GND has multiple names (Power Object GND,Power Object VCC)，怎么解决？
2017-07-19 16:01
本帖最后由 sunyou26 于 2014-4-28 16:24 编辑 [Warning]Sheet1.SchDocCompilerNets Wire VCC5V has multiple
2014-04-28 14:12
PCB布线出错大全
2012-08-15 17:46
Altium Desiginer19画pcb出现这种问题，单独一条线和元器件不出错，但如果画条折线或者元器件连上线就会出错，不知道是什么规则没设置好。麻烦大神解答一下，谢谢。
2020-08-23 16:23
我们的课程设计。。。采用iic，sign_wire多种通信的电子钟（含仿真，pcb）
2012-12-02 00:08
“Timing_control"，有很多段跟下面的样式差不多。 按我的理解，这个总的程序是用来产生RGB接口所需的Hsync, Vsync,Clock等时序信号和画面数据，去点液晶屏的。 wire \Add1~158
2011-01-02 23:44
各位大侠，我是画电路板的菜鸟。咨询个问题：我的电路原理图有电源VCC和地GND，但是生产的网络表中无VCC和GND网络，是不是我哪里出错了，恳请各位高手指点。谢谢！
2013-06-19 17:06
本帖最后由 cooldog123pp 于 2019-8-10 22:52 编辑 版本一： 简单说来，可以这样理解： 一、解释 ：VCC：C=circuit 表示电路的意思, 即接入电路的电压
2016-07-29 09:00
我的板将添加一个芯片，以节省空间，芯片将使用一个线接口，而不是I2C；只有3条腿，SOT23封装：VCC - SDA- GND；我的PIC是16F1459，我准备使用RAI4的GPIO来与SDA交互
2019-10-31 10:43
扬有一个小技巧，按照这个技巧使用，就不会出错。即“用always实现的是reg型，其它都是wire型”。我们举几个例子来使用一下此技巧。 案例一：下面代码可以看出是由always模块引导的，因此属于
2020-03-01 23:58
