第一章 高速设计与PCB 仿真流程
2008-08-05 14:27
功能仿真：可以验证代码的逻辑性，不加任何的时延信息。仿真工具为modelsim（组合逻辑和时序逻辑都可以功能仿真），modelsim不能综合。在modelsim中添加相
2016-08-23 16:57
自己做了一个工程，静态时序分析的结果CLK信号的SLACK是负值（-7.399ns），书上说该值是负值时说明时序不对，但是我感觉时序仿真的结果是对的。是不是
2010-03-03 23:22
在使用quartusii modelsim仿真时。。功能仿真可以好用，。但是时序仿真就出错。。无论是手动打开modelsim,还是直接调用。。
2013-11-26 21:06
想问一下，quartus的时序仿真要怎么弄 ？ 那个 时序分析要怎么使用 ？谢谢
2012-07-05 00:43
FPGA设计流程包括设计输入，仿真，综合，生成，板级验证等很多阶段。在整个设计流程中，完成设计输入并成功进行编译仅能说明设计符合一定的语法规范，并不能说明设计功能的正确性，这时就需要通过仿真对设计进行验证。在FPGA 设计中，
2019-09-20 06:36
`问题1：对 motion control 模块进行时序分析，提示时序有问题，而且时序仿真中发现有个子模块的常量输入显示为高阻态，但是做
2017-08-22 09:56
在做时序仿真的时候，发现一个问题,代码如下：assign gateway_out1 = gateway_in10 * gateway_in11 结果发现 输出带有高阻态,波形如图。 在做功能仿真的时候没有问题，做
2017-07-27 09:09
手册中获取，关键是数据与选通信号飞行时间的时序偏移（skew），包含驱动端输出的偏移和在PCB板上的走线长度的偏移，需通过时序仿真非理想随机码进行分析计算得出。 以D
2014-12-15 14:17
随着FPGA器件体积和复杂性的不断增加，设计工程师越来越需要有效的验证方。时序仿真可以是一种能发现最多问题的验证方法，但对许多设计来说，它常常是最困难和费时的方法之一。过去，采用标准台式计算机的时序
2019-07-16 08:10
