等长是PCB设计的时候经常遇到的问题。存储芯片总线要等长，差分信号要等长。什么时候需要做等长，
2014-12-01 11:00
挥不去的痛。需要等长设计的总线越来越多，等长的规则越来越严格。5mil已经不能满足大家的目标了，精益求精的工程师们开始挑战1mil，0.5mil……还听过100%等长，没有误差的要求。 为什么我们这么喜欢
2021-01-20 12:11
STM32h743的SDRAM布线要等长调节么？线太多，sdram芯片和MCU连起来太繁琐，等长调节难受，到底要不要等长，要的话该如何等长调节？
2021-05-28 18:13
请教PCIEx8布线问题： 8个Lane之间的差分对与差分对需要等长吗（即Lane0~lane7的所有TX等长，所有RX等长）？还是只需保证每对差分线等长即可？
2016-10-19 17:46
数字电路中，每个操作都需要在正确的时间执行，因为电子元件并不是瞬间完成其功能的。例如，在时钟信号的上升沿或下降沿处将数据写入存储器，然后等待一段时间后读取数据。如果在错误的时序下执行这些操作，从机数据接收错误，导致乱码，（奇偶校验位就是防止数据乱码）
2023-11-03 16:27
PCB设计中常见的走线等长要求
2023-11-24 14:25
至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟包含在数据中发出，数据接收方通过接收到的数据恢复出时钟信号。
2020-11-19 16:29
在PCB设计中，等长走线主要是针对一些高速的并行总线来讲的。 由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDRSDRAM）甚至4次，而随着芯片运行频率的提高
2020-10-24 09:29
等长走线的目的就是为了尽可能的减少所有相关信号在 PCB 上的传输延迟的差异。至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟
2019-04-26 15:27
以太网的接口信号，在PCB走线的时候，差分可以不等长么？如果要等长，误差是多少？
2023-04-07 17:38
