问题，DDR3引入了read and writeleveling，但是fly-by由于分支结构的存在，通道本身就存在一些缺点。例如：通道阻抗不连续；容性突变对时序的影响等等。下面就来详细的分析一下。分支处
2016-05-24 14:30
飞思卡尔DDR3硬件+PCB设计参考
2014-10-24 13:52
飞思卡尔DDR3硬件+PCB设计参考
2016-08-30 16:32
本次发布 Gowin DDR3参考设计。Gowin DDR3 参考设计可在高云官网下载，参考设计可用于仿真，实例化加插用户设计后的总综合，总布局布线。
2022-10-08 08:00
共享交流一下，DDR3布线技巧
2016-01-08 08:17
针对DDR2-800和DDR3的PCB信号完整性设计
2012-12-29 19:12
DDR3（double-data-rate three synchronous dynamic random accessmemory）是应用在计算机及电子产品领域的一种高带宽并行数据总线。DDR3 在 DDR2
2019-05-22 08:36
入DDRBA[1:0]信号线上的值，数据信号DDRA[12：0]上的值也被加载到寄存器中，而DDRA[15:13]和DDRBA[2]保留。2.3.2. 刷新模式DDR3内存控制器根据REF（刷新）命令去
2018-01-18 22:04
自建Spartan6 DDR3仿真平台
2019-08-01 06:08
DDR3基础详解最近在IMX6平台下做DDR3的测试接口开发，以前在学习嵌入式时，用的是官方源码，没有做过多的研究。此时需要仔细研究DDR3的引脚与时序，此篇是我在学习DDR3
2021-07-28 09:02
