`随着数字存储设备数据传输速率越来越快，拓扑结构对于信号质量的影响越来越大，对于DDR3数据传输速率已经达到1600Mbps以上，设计采用fly-by拓扑结构，但是在使用的过程中我们需要注意一些问题
2015-11-16 16:04
问题，DDR3引入了read and writeleveling，但是fly-by由于分支结构的存在，通道本身就存在一些缺点。例如：通道阻抗不连续；容性突变对时序的影响等等。下面就来详细的分析一下。分支处
2016-05-24 14:30
的数据传输率，最高可达1866Mbps；DDR3还采用8位预取技术，明显提高了存储带宽；其工作电压为1.5V，保证相同频率下功耗更低。 DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用
2014-12-15 14:17
两片DDR3走fly by拓扑是否一定要8层板？最近要画一个FPGA带DDR3的，800Mhz，想了解一下
2019-03-01 07:35
的布局，如果我走fly-by，四片或者八片ddr3,我空间充足，我是所有的放同一层，还是两两对帖，比较好？ddr颗粒到控制芯片的距离怎么判断太远还是太近？
2015-01-06 15:34
更快、更大，每比特的功耗也更低，但是如何实现FPGA和DDR3 SDRAM DIMM条的接口设计呢？ 关键字：均衡（leveling）如果FPGA I/O结构中没有包含均衡功能，那么它与DDR3
2019-04-22 07:00
请教一下DM8148的DDR控制器支持读写平衡吗，没找到描述，用fly-by拓扑，还是T型？ 从手册上看应该是fly-by，还想确认一下
2018-05-28 04:33
目前设计过的处理器采用fly-by拓扑当中，基本都是采用RTT通过VTT上拉的方式，但是今天却看到另外一款处理器采用的是RC下拉端接，为什么还有这种操作？原理何在？麻烦知道的大佬帮忙指点指点~~
2018-01-19 16:06
大家好，为了能够leveling成功，DDR3的布线约束需要规定到每一片DRAM的CLK长度与DQS长度差值不能超过一定范围。但是根据6678或者6670开发板，其中关于DQS和CLK长度差的布线
2019-01-02 15:21
leveling应运而生，这也是为什么在DDR3里面使用fly_by结构后数据组可以不用和时钟信号去绕等长的原因，数据信号组与组之间也不用去绕等长，而在DDR2里面数据组还是需要和时钟有较宽松的等长要求
2022-12-16 17:01
