在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚至 4 次，而随着芯片运行
2020-11-22 11:54
经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。看看下图
2018-11-11 10:55
有了单线的自动等长，那就肯定不会放过板上随处可见的差分了，看大招——Auto-interactive Phase Tune。现在板子的速率越来越高，板上的差分线也就跟着越来越多，对内等长的工作量自然就加大了。但是自从有了绕线新功能，就再也不担心绕
2018-10-19 15:33
在当前的PCB 设计当中，对于走线长度的要求越来越多。Expedition PCB 自动调线的功能强大。在PCB 的设计当中若能最大限度地使用Expedition PCB
2018-05-15 10:49
至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟包含在数据中发出，数据接收方通过接收到的数据恢复出时钟信号。这类串行总线没有
2018-11-29 15:34
但是我们做设计时有时发现DDR器件等长没有做，其成品也可正常运行，并没产生影响，原因一般是系统软件对此信号做了延时处理，软件上做了时序控制。对于带状线来说，每1ps延时对应的走线长度是6mil左右，所以一般信号组长度每相差6mil，其总延时在1ps。
2019-03-19 17:30
本例中需要实现PCI-e金手指到EMMC芯片等长，包括D0-D7，CLK，CMD这10条网络。查看各条网络，确认是否存在串联匹配电阻。本例中，仅在时钟线上存在，如下图的高亮器件。
2019-06-22 09:44
在pcb设计的时候，很多时候需要一些网络的线是基本一样的，如果一个网络对应一个规则，少数几个还好，那10个甚至几十个；这样需要的规则太多，对设计非常不利，下面就来教教大家如何设置多个网络的规则。
2019-07-14 11:47
优质舵机延长线，线材使用5N铜丝，表层镀锡，公母插头均为镀金插芯，抗氧化能力更强，保证导通阻抗最低，适合大、中扭矩舵机及超长布线场合使用。
2019-12-04 15:13
对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。等长
2019-12-30 15:12
