PCB Layout中的走线策略布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系
2009-08-20 20:58
PCB Layout中的走线策略
2012-08-04 16:32
方法一：单击选中原理图中元器件，然后单击tools>Seclect PCBcomponents,即可在PCB中看到该器件的高亮显示；
2019-07-23 08:08
提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。[/url]误区二：认为保持等间距比匹配线长更重要。在实际的PCB布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走
2015-01-12 14:53
;=2倍的线宽。PCI板上的蛇行线就是为了适应PCI 33MHzClock的线长要求。若在一般普通PCB板中，是一个分布参数的 LC滤波器，还可作为收音机天线的电感线圈，短而窄的蛇形走
2019-05-22 02:48
一、时钟线要求 （1）时钟驱动器布局在PCB中心而非电路板外围，布局尽量靠近，走线圆滑、短，非直角、非T形，布线可选4~8mil，过窄会导致高频信号衰减，并降低信号之间电容性耦合。 （2）避免时钟
2019-05-21 09:34
在PCB设计中，布线是完成产品设计的重要步骤，PCB走线的好坏直接影响整个系统的性能，布线在高速PCB设计
2014-12-16 09:47
PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时，蛇形走线的主要作用是补偿“同一组相关”信号线中延时较
2019-05-21 07:14
是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中
2016-01-30 11:11
是补偿“同一组相关”信号线中延时较小的部分，这些部分通常是没有或比其它信号少通过另外的逻辑处理；最典型的就是时钟线，通常它不需经过任何其它逻辑处理，因而其延时会小于其它相关信号。 高速数字
2013-08-29 15:43
