tools/equalize net lengths这个命令就是在protel中手动布等长线的工具,这个就是让不同的网络布线等长.最后可以在REPORT中报
2010-06-21 14:50
等长走线的目的就是为了尽可能的减少所有相关信号在 PCB 上的传输延迟的差异。至于 USB/SATA/PCIE 等串行信号，并没有上述并行总线的时钟概念，其时钟是隐含在串行数据中的。数据发送方将时钟
2019-04-26 15:27
在实际操作中，我们可能会遇到设计电脑使用的PADS layout版本低于PADS9.5版本，那么这时需要导出设计图时就要选择兼容低版本的文件。
2018-04-30 16:21
场地ALSE确认方法，在CISPR25:2016版附录J中给出了两种确认方法。一种是参考测量法，一种是长线天线建模法。由于长线天线
2023-12-16 08:06 深圳市华瑞高电子技术有限公司 企业号
由于蚀刻柱状结构有上述金属电极制作困难且需要额外的蚀刻制程步骤等问题，因此早期业界及学术研究单位最常采用的方法为离子布植法。采用离子布植
2025-01-15 14:18
无损耗长线 如果长线的电路参数，则称为无损耗长线。
2009-07-27 12:09
1. 在C盘新建flexlm文件夹。如果C盘目录下不能新建flexlm文件夹，以及C盘隐藏文件夹不能显示的时候，可能调出运行命令，输入：C: flexlm。 2. 在安装包里找到MentorKG.exe文件，直接双击生成license文件。 3. 把生成的txt文件另存到C: flexlm目录下，文件名为LICENSE.DAT,若LICENSE.DAT文件已存在，则替换以前的文件。
2018-02-06 16:33
无反射长线 如在长线的终端联接与特性阻抗相同的负载，即：
2009-07-27 12:01
经常画高速板的同学都知道，10个高速板有9个要绕等长，而且内存出现的频率尤其频繁，整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的绕等长的方法，用allegro绕等长还是非常任性的。看看下图
2018-11-11 10:55
对于时序方面的控制，理论上只有一个办法——绕等长，速率越高的DDR，等长控制越严格，从±100mil，到±50mil，甚至±10mil。 本来我们的layout工程师也是在这样一条路上稳步前进。但是最近有个DDR4的项目，绕好了
2021-03-26 11:57
