大家好，请问：在PADS 2007中，已经对DDR3的数据线，地址线，及控制线做了分组设置， 现在要走
2013-07-03 09:19
一张表总结常规DDR3的走线设计
2021-03-03 08:00
附件为DDR3走线主要的规则介绍，有兴趣的朋友可以下载看看，老手就不用了~
2019-03-08 20:37
对电路设计的优化包括降低信号反射、过冲，确定匹配电阻的大小、走线阻抗等，通过对无源器件的各种配置分析选取出最适合的参数配置。 图1时钟线的拓扑结构（点击查看大图） （1）
2014-12-15 14:17
`如附图所示的多个DDR2地址线走线等长大家是怎么做的（用pads），大家有什么好的方法吗？共享一下，谢谢！`
2013-08-05 11:09
这篇帖子跟大家一起来讨论下DDR3布线的那些事：DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）： 数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间
2016-10-28 10:25
本视频是Combat FPGA开发板的配套视频课程，本章节课程主要介绍Gowin中DDR3 的基础知识、DDR3的IP core的特性和使用以及
2021-05-06 15:34
DDR3 的 PCB 设计指南1.走线宽度及安全间距1）所有走线建议线宽：4mil minimum，6mil nominal；2）VDD、VDDQ、VSS、VSSQ 必
2019-09-20 09:05
两片DDR3走fly by拓扑是否一定要8层板？最近要画一个FPGA带DDR3的，800Mhz，想了解一下
2019-03-01 07:35
，ddr3的带宽利用率也只有20%-30%左右。这里就觉得比较纠结。burst length太大，frame buffer的输出端当要对输入的视频帧进行截取一部分的时候会变相降低DDR3带宽利用率，这样
2015-08-27 14:47
