在C语言里面我们可以用for循环反复串行调用某个函数N次，那么在Verilog中能否和C语言一样，定义一个值之后，能够并行生成这么多的模块并调用，比如说我写了一个子模块XX（input,output
2014-08-13 15:44
到 MCAL-2.25 插件时，某些模块（如端口、MCU、SPI、CAN、FEE、GPT）由于签名失败错误而无法生成，对于某些模块，如 DIO、SMU、ICU，只能生成
2024-05-20 08:16
用FDATOOL生成simulink模块 为什么有错
2013-05-10 23:05
我想为我的C模块生成库文件。例如。我有一个用于定时器的C模块，具有初始化，配置，启动和停止功能。我想生成一个库模块，我可
2019-03-27 15:55
谁有用Verilog写的3*3的模块代码，3*3窗口生成模块，用于生成滤波的滑动窗口，得到窗口内的所有元素数据。可否分享一下，谢谢。谁有代码 可否分享一下。非常感谢！
2016-08-24 20:06
用verilog语言编写PwM生成模块
2016-05-16 13:41
请问有人知道labview中有专门调用历史数据的模块吗？或者怎么在labview中生成调用历史数据的模块？
2019-06-12 14:23
新手，labview的FPGA模块生成PWM信号怎么编写代码啊，要注意哪些问题和细节
2014-05-21 23:45
请问分模块的原理图怎样导入生成网络，是逐个导入吗
2019-08-28 05:35
我目前在使用 CSEc 模块的 S32K144 上遇到 CMAC 生成和验证问题。具体来说，我注意到通过 CSEc 模块生成的 CMAC 与使用相同密钥
2023-05-18 08:08
