OrCADCAPTURE講義
2012-08-20 14:26
在C语言里面我们可以用for循环反复串行调用某个函数N次，那么在Verilog中能否和C语言一样，定义一个值之后，能够并行生成这么多的模块并调用，比如说我写了一个子模块XX（input,output
2014-08-13 15:44
到 MCAL-2.25 插件时，某些模块（如端口、MCU、SPI、CAN、FEE、GPT）由于签名失败错误而无法生成，对于某些模块，如 DIO、SMU、ICU，只能生成
2024-05-20 08:16
我想为我的C模块生成库文件。例如。我有一个用于定时器的C模块，具有初始化，配置，启动和停止功能。我想生成一个库模块，我可
2019-03-27 15:55
）可以在线访问或从中心元件数据库中调用元器件符号，可以极大的提高电路图的绘制效率。 无论是创建新的模拟电路、修改现有的PCB设计原理图或是绘制层次模块的方框图，OrCADCapture提供了工程师
2020-07-07 09:44
用FDATOOL生成simulink模块 为什么有错
2013-05-10 23:05
用verilog语言编写PwM生成模块
2016-05-16 13:41
本帖最后由 ZHZJK 于 2014-1-7 17:04 编辑 你还在用系统自带的随机数生成函数吗你还在为模拟数值虚假而烦恼吗而个人编写了一个按照概率生成的随机数子模块将会解决这一系列问题它将
2013-12-31 16:49
`高速PCB设计allegro软件操作导入网表的两种方法方法一：用Cadence自带的原理图OrCADCapture打开原理图；单击图按钮或执行菜单命令Tools/Create Netlist
2017-02-08 10:32
`我想用labview读取本地图片，然后上传到服务器，直接运行可以达成，但是生成应用程序后显示模块就是黑的，请问这是什么原因？有什么解决方法吗？`
2019-07-30 09:42
