你好，先生，当我使用mig 7核心时，我遇到了这些错误（合成传递），[放置30-69]实例U_mig_7series_0 / u_mig_7series_0_mig
2020-08-24 09:15
所以我在Vivado 2013.4中有一个使用MIG 7 IP模块的设计，它之前完成了合成和实现。我收到一条消息说合成和实现已经过时并决定再次运行它，据我所知，在此之前我没有改变项目中的任何内容
2020-04-06 15:47
我有一段时间让恶意生成的内容工作。我是一个超级菜鸟，所以我认为这对我来说是一个非常普遍的过程，但我需要一只手学习如何克服困难。我想我来自编程，我希望MIG能够生成应该自己编译的库。但是，我发现事实
2019-08-06 07:54
本帖最后由 elecfans跑堂 于 2015-9-14 09:21 编辑 最近在做FPGA板子用了两片16位的FPGA，在MIG中发现ODT 和CK CS等信号需要分别连接到FPGA。如下图，是我在MIG中设置的问题吗？还是xilinx DDR2
2015-09-13 14:21
你好我在使用MIG CORE读取LPDDR内存时遇到问题。我已经成功发送CMD命令，并且空信号已经返回，但是，我没有成功发送读命令，空信号没有切换到“0”...在atchment，我已经发布了数字
2019-07-23 14:46
亲爱的先生Vivado：v2016.4装置：Artix-7我尝试在Vivado中使用MIG设计DDR3 SODIMM接口。但是，MIG只生成一对ddr_ck。我认为DDR3 SODIMM需要2对ddr_ck，如ddr_ck0和ddr_ck1。我该如何生成2对ddr
2020-08-24 06:45
在win8.1 pc上使用Vivado 2014.1，MIG IP生成器在启动时收到Windows错误。相同的安装文件已加载到win7 pc上，MIG IP生成器运行正常。在Win8.1机器上，我
2018-12-07 11:18
为什么vivado2016调用MIG ip核会收到严重警告呢？这个critical warning会有影响吗，要怎么解决呢？
2021-10-18 09:41
在DDR2 MIG的使用时，想把DDR2封装成一个FIFO使用，但是有些问题不是太明白。在MIG的User Interface接口中，提供给控制器的数据是上升沿和下降沿的拼接，一个周期提供两个数据到
2015-03-29 18:41
我可以使用mig生成ddr控制器（xc6vlx130t）吗？mig向导只支持ddr2和ddr3！
2020-06-12 07:32
