你好朋友。我想使用Virtex ISERDES_NODELAY对快速4线总线进行反序列化。总线大约为700 MHz。我想确保反序列化的信号不是异相的。我的意思是，如果其中一个ISERDES由于内部路由延迟而稍后将复位，则反序
2020-06-01 16:54
关于c语言序列和反序列化的知识点你就懂了
2021-10-15 08:47
反序列化。然而，在SP605板中，用于xapp1064（更高的解串因子）的ADC的帧时钟在BANK0中以及8个数据通道中的3个。其他数据通道位于BANK2中。我试图修改xapp1064 vhd文件，以便
2019-07-18 07:22
你好，我将使用Aptina图像传感器，其中27Mhz x 12 = 324 Mhz，SDR 324Mbit / s。 FPGA- Xilinx Spartan 6所以我需要反序列化因子12：1，数据
2020-03-09 09:26
xapp1064的应用程序（serdes_1_to_n_clk_ddr_s8_diff.v andserdes_1_to_n_data_s8_diff.v）。当反序列化因子设置为6时，我
2019-06-10 14:12
嗨，我有一个项目，我必须在发送器端序列化16位数字输入数据，然后在接收器端反序列化数据。这种数字链路的预期速度是100MHz-500MHz。这种实现必须是系统同步的，即没有任何时钟转发，我必须在Rx
2019-08-06 10:31
我真的不明白ISERDES的级联是如何工作的。我想做1:13反序列化，其中13位串行进入，我得到一个13位字。当我阅读文档时，ISERDES级联只能产生1:10或1:14，** **不是** 1
2020-08-13 08:44
你好，我需要设计一个FPGA来同时对8个ADC中的数据进行反序列化，并将反序列化的数据发送到NI DAQ卡。ADC输出的信号来自8个迷你带状连接器（26针母头），数据应通过VHDCI连接器从FPGA
2019-10-17 08:26
如果在1700ps周期设计上有700ps数据抖动，可以简单地反序列化6个没有问题吗？以上来自于谷歌翻译以下为原文 If there is 700ps Data jitter on 1700ps
2019-07-19 08:56
当我阅读 AN13275 文档“How to enable linux BSP L5.4 on a new imx8/8x board”时，有一个关于在下表中添加序列化器、解串器驱动程序的问题这些
2023-03-15 06:48
