大家好现在我在spartan6上做一个实验。当输入的iostandard是lvcmos25或lvcmos33时，生成的位文件都是一样的。当输入的iostandard是lvcmos18时，生成的位文件
2019-07-25 12:33
嗨，我正在使用Xilinx Spartan 6 FPGA进行原理图设计。我从USB和连接器上接到5V电路板。我想用它作为我的FPGA的输入，表明USB连接器已连接。我计划使用分压器从这个5V获得
2019-07-19 11:02
嗨，我在ISE Project Navigator 13.2中的实现中遇到以下错误：NgdBuild：488 - 属性值“LVCMOS2”不是
2020-06-10 06:01
大家好， LVCMOS33和LVCMOS25可以位于Spartan-6系列FPGA的同一个存储区吗？对于Virtex-6和7系列FPGA，同样的问题是什么？谢谢。最好的祝福。以上来自于谷歌翻译以下
2019-05-29 10:34
是否可以将Spartan3 FPGA的3.3V LVCMOS o / ps连接到Virtex 5的2.5V LVCMOS输入，反之亦然。
2020-06-16 14:42
亲爱的先生，7系列HR bank支持某些I / O标准的未校准输入终端，可以减少对外部电阻的需求。I / O Standrds LVCMOS18和LVCMOS33是否支持未校准的输入端接？
2020-08-24 09:28
各位大佬请教一下，我画了顶层原理图，然后从页面符生成原理图之后都是并列的是为啥呀？图中main.SchDoc是顶层原理图。
2023-06-28 17:50
一张总原理图，怎么创建几个分原理图，怎么把几张分原理图导入PCB
2014-05-26 15:58
嗨，在ug810_KC705_Eval_Bd.pdf（v1.6.1）中，在第53页 - 表1-27：与FPGA U1的GPIO连接，GPIO_SW_C的IOSTANDARD是LVCMOS15。但是在
2019-09-25 07:43
各位的大神请问candence的原理图如何转成PADS的原理图，按照网的上的教程，只显示一页的原理图，各位谁可以指导一下，谢谢！
2020-02-25 10:18
