大家好现在我在spartan6上做一个实验。当输入的iostandard是lvcmos25或lvcmos33时，生成的位文件都是一样的。当输入的iostandard是lvcmos18时，生成的位文件
2019-07-25 12:33
大家好， LVCMOS33和LVCMOS25可以位于Spartan-6系列FPGA的同一个存储区吗？对于Virtex-6和7系列FPGA，同样的问题是什么？谢谢。最好的祝福。以上来自于谷歌翻译以下
2019-05-29 10:34
是否可以将Spartan3 FPGA的3.3V LVCMOS o / ps连接到Virtex 5的2.5V LVCMOS输入，反之亦然。
2020-06-16 14:42
嗨，我在ISE Project Navigator 13.2中的实现中遇到以下错误：NgdBuild：488 - 属性值“LVCMOS2”不是
2020-06-10 06:01
亲爱的先生，7系列HR bank支持某些I / O标准的未校准输入终端，可以减少对外部电阻的需求。I / O Standrds LVCMOS18和LVCMOS33是否支持未校准的输入端接？
2020-08-24 09:28
我们可以将LvCmos 2.5 i / o转换为Fpga内的差分信令（Lvds）吗？因为我想使用GTx收发器，收发器只接受差分信号..我可以这样做吗？你可以帮忙吗？/
2020-06-16 14:27
Hi, 请问为什么把一个5ppm 50MHz TCXO产生的clipped-sine wave 时钟源信号送入一个输出信号模式为LVCMOS的时钟buffer 后再把buffer输出的
2018-08-22 09:35
电压改为1.2V。我们将i / o信号配置为两种类型的引脚。配置为HSUL_12_DCI的I2C信号配置为MIPI_DPHY_DCI的差分mipi信号我们在单个i2c总
2019-10-16 08:54
信号的Vccio可以设置为2.5v或3.3v。在ISE 10.1软件中，使用平面布局I / O编辑器，我可以将信令标准设置为LVCMOS 1.8v。我不想因为无意中将ML507板上的2.5v或3.3v
2019-08-22 10:02
嗨，在ug810_KC705_Eval_Bd.pdf（v1.6.1）中，在第53页 - 表1-27：与FPGA U1的GPIO连接，GPIO_SW_C的IOSTANDARD是LVCMOS15。但是在
2019-09-25 07:43
