我想做一个3led闪烁电路我的Verilog代码如下：module waterL(LED,CLK);input CLK;output[2:0] LED; reg [2:
2016-04-05 15:40
如何在一个module中调用另一个module中的reg变量，是否可以调用wire变量？
2016-08-04 11:39
本帖最后由 elecfans跑堂 于 2015-8-31 09:38 编辑 程序如下module fsm2(clk,led); input clk;//,rst; output led; reg
2015-08-30 20:16
<linux/module.h>#include <linux/kernel.h>#include <linux
2015-11-09 20:31
废话不说，直接上代码这是我写的顶层模块module water_led_design ( input clk_sys,input rst,output [3:0] led_data);fre_div
2014-07-20 20:36
IAR报错Entry “XXXX“ in module 头文件名1 redefined in module 头文件名2怎么解决？
2022-02-09 07:46
module led(led,clk);input clk;output [7:0] led;reg[7:0]led_o
2014-08-28 10:10
module LED( clk,rst,led);input clk;input rst;output[7:0] led;reg [7:0]
2014-03-14 19:43
使用DevEco Studio，在一个项目中，新建多个Module时，配置Module的签名IDE报错，无法进行签名配置。错误内容如下图，大家有遇到的吗
2022-03-30 11:57
module LED(clk,reset_n,led);input clk;input reset_n;output[3:0] led;reg[23:0] cnt;al
2014-08-27 18:14
