如果一个设计很大，PAR选项会告诉软件工具尽可能耗尽一切？-ol HIGH -xe c也就是说，如果FPGA设计没有这两个选项的PAR，那么你就完成了。具有当前约束的设计将不起作用。我遇到了这样
2018-10-31 16:20
通过警告消息中引用的SLICE，因此我也没有运气，但我认为自MAP和PAR以来值得一提消息可能是相关的。有没有人看过这个不起眼的PAR消息？我是否应该花费更多的时间来追踪它，或者它是
2018-10-17 14:26
和制图是成功的，而地点和路线即使在2天后也没有完成！控制台显示有关高密度和拥挤设计的消息。此外，我的PC使用i3处理器，并具有4GB RAM。流程属性中是否有一些可以加速PAR的设置？请帮忙...
2019-11-08 12:43
PAR。这是保留PAR的方法还是有更好的方法可以做到这一点？我可以尝试使用smartxplorer来改善时序并使位文件更加可靠吗？所有上述内容都在xilinx 14.1 ISE中。以上来自于谷歌翻译以下
2019-04-08 08:10
在proteus中***的点阵如何连接成16*16的LED显示屏
2015-05-31 22:43
嗨，我正在使用ISE 12.1并在地点和路线之后获得以下PAR报告。它没有显示任何设置值，但仅在最后阶段显示如下：阶段5：0未布线; （设置：273，保持：486295，组件切换限制：0）实际时间
2018-10-10 10:56
大家好。在ISE PAR设备利用率报告中，给出了“完全使用的LUT-FF对的数量”及其比率。图片是我的设计PAR报告的一部分。更大的“全部使用的LUT-FF对”比率意味着“好”的设计？另外，我想知道
2018-11-01 16:11
我仍然在学习FPGA设计的一些内部工作，我有一个设计，我在一个非常合理的几分钟内通过映射阶段，然后它在PAR阶段突然大约40分钟（我知道那是与一些人的设计相比疯狂快速，但我想知道我是否有任何最佳实践
2018-10-16 06:10
嗨，我使用ISE12.3（Virtex6设备）并在我们的设计上多次尝试，所有PAR结果都是不完全路由的信号。我发现时间限制不符合保持时间问题（差异-0.018ns）。如何检查此问题以及综合，PAR或
2018-10-09 15:38
嗨，大家好，首先，我的配置是：ISE 13.1XP SP3的Spartan-3E问题1：par总是丢弃-t（成本表选项）。如果-timing用于map，则par被强制使用map cost table
2018-10-12 14:20
