嗨，我正在使用EDK 8.2和一个简短的3开发板。我在上面运行了MicroBlaze 5。我的ipCore连接到OPB，具有8K RAM（4x RAMB16_S9_S9）并分配了两个寄存器。第二个
2019-05-09 14:16
嗨，我在我的项目中使用SRIO Gen2 v4 ipcore。我已经在kintex 7（xc7k160t）中实现了它。生成的ipcore具有数据宽度为64的用户axi接口。有没有选项可以将用户界面总线宽度更改为32或16.我无法在
2020-04-27 09:52
你好我在virtex5 FX200T中使用LogiCORE IP SerialRapidIO v5.6 ipcore。1）我的查询是提供的用户指南，ug503不包含任何模拟结果，任何人都可以帮我验证我的设计。2）如果可能，请参阅包含ipcore详细说明的文件。谢谢
2020-03-17 09:46
老师，我们将我们自己的IPcore挂在保留地址0X18000000上，但用生成的.verilog文件仿真，访问我们IP地址0X18000000，但是刚开始跑就挂掉了，请问这是什么原因呀？
2023-08-16 07:03
嗨，“local_reset”和“link_reset”有两个复位信号，由用户在SRIO IPcore的顶部生成。我的问题是：两个复位信号之间是否存在相位差要求？如果两个复位信号同时被释放，我发现
2020-03-16 10:31
：/。Xilinx / prova_di_block_maker / ipcore_dir / tmp / _cg / provaIP / doc / fifo_generator
2019-11-11 16:28
ipcore，VDMA和AXI4-视频输出。输入视频来自具有PAL输出的视频源，分辨率为576 * 720 @ 27MHz。从PAL相机捕获并由解码器接收的输入视频和来自16位数据的视频在axi4流ipcore
2020-08-10 08:48
;output[4:0]R;//video red dataoutput[5:0]G;//video green dataoutput[4:0]B;IPCORE IPCORE(.areset
2020-12-07 15:30
嗨，我将UltraScale Architecture Gen3集成块用于PCI Express v4.1 ipcore作为端点。我生成了示例设计，并尝试使用测试平台进行仿真。在模拟中，没有数据包从
2020-04-22 08:15
比特文件有一个10 gbps prbs代，但我需要1 gbps prbs。我试图以1 gbps的速度合成ipcore。它给了我一个文件，当我加载到fpga时不生成任何序列，而是我得到像波形的噪声。我
2020-03-24 10:04
