我有一个设计，没有完全按照默认的实现策略进行计时。我尝试调整一些设置，并添加一个路由后脚本来重新运行以下序列，直到满足时序：opt_design，place_design
2018-11-13 14:24
the cause for failure.[Common 17-69] Command failed: Placer could not place all instancesThank you!Best Reg
2018-11-13 14:19
want to extract LUT names of the implemented design but I did not find an appropriate tcl command.
2018-11-02 11:09
of instances into the device could not be obeyed. Please analyze your design to determine if the number
2018-11-12 14:32
嗨，我尝试在PYNQ板上实现HW中的矩阵乘法。我使用HLS构建了一个IP但是当我在Vivado中使用它时，我有一些我无法解决的错误。当我运行synth_design时，我有以下警告：错误：[DRC
2018-11-08 11:33
run place: ERROR: [Place 30-467] Based on the user constraints, this design needs to pl
2018-10-30 18:02
你好，我做了Project->生成TCL脚本。现在，我希望能够从tcl脚本中指定.bit文件名。我怎么做？以上来自于谷歌翻译以下为原文hello,I did the Project->
2018-11-09 11:49
的过程中出了什么问题？注意：我已经附加了tcl文件。ISE_13_2_script.tcl 25 KB以上来自于谷歌翻译以下为原文 Hi all, I'm using tcl
2018-10-11 15:00
你好，我编写了一个Tcl脚本来合成Vivado Design Suite 2014.4中的设计（适用于Zynq ZC 706）。设计中的库未编译。弹出错误，表示找不到特定的.vhd文件。我检查了
2020-04-16 10:15
top/B inside the Pblock A. I want all cells from Top/B be placed outside Pblock A. is there a Tcl Command/o
2018-10-31 15:26
