引起信号干扰的原因多种多样，而其中最容易被忽略的一个特定原因就是过孔。继续阅读了解如何通过强大的背钻孔技术减少PCB设计过程中的信号失真。
2018-06-05 07:17
为什么需要分段去做时钟树呢？因为在某些情况下，按照传统的方法让每一个clock group单独去balance，如果不做额外干预，时钟树天然是做不平的。
2023-12-04 14:42
在硬件设计电路中，我们总会遇到各种各样的IC（集成电路）。
2023-07-19 09:33
在IC版图[layout]时，Design Rules中往往会注明金属线大于一定宽度时要挖slot，同时也会对metal density做出限定，小于规定的百分比时就要加dummy metal，由此看到的是这两条规则向着同一目的，那就是整个芯片上的金属的均匀性。
2018-06-01 07:17
本文详解综合实现和出bit文件。各Block都搭建完成后，选中这个bd右键，Generate Output Products主要是把IP参数和连接信息update到project中，同时也会检查错误。
2018-07-05 01:21
利用工具将RTL代码转化为门级网表的过程称为逻辑综合。综合一个设计的过程，从读取RTL代码开始，通过时序约束关系，映射产生一个门级网表。
2022-11-28 16:02
其措施能力超越了数字逻辑集成电路的范围。而现有的EDA工具基本上只能支持VHDL的子集，特别是针对FPGA/CPLD器件进行的不同的综合工具，其综合子集并非统一，不少初学者很难掌握。
2020-09-11 18:03
在电源设计中，工程师通常会面临控制IC驱动电流不足的问题，或者面临由于栅极驱动损耗导致控制IC功耗过大的问题。为缓解这一问题，工程师通常会采用外部驱动器。
2013-01-16 09:52
在IC版图设计中除了要体现电路的逻辑或功能确保LVS验证正确外，还要增加一些与LVS（电路匹配）无关的图形，以减小中间过程中的偏差，我们通常称这些图形为dummy layer。 dummy
2017-10-24 10:56
ISE中如何在未综合实现的前提下双击Analyze Design Using ChipScope打开ChipScope ？
2017-02-10 15:48
