HMC7044的PLL环路带宽可以用哪个工具来仿真，发现ADI的工具怎么不支持啊
2019-02-21 09:07
你好，我们在使用HMC7044的时候，发现将10M内参考时钟切换为外参考时钟会失败，切换完成之后必须将外参考时钟拔插一下才能成功，请问这个是什么原因呢？（外参考时钟我们一直接上的，每次切换外参考都要取下来再插上去才能成功，非常麻烦）
2025-04-15 06:50
`我用verilog代码语言写了一个寄存器配置程序，由fpga经过spi协议发送到hmc7044, 然后把输出时钟的差分接口连接到fpga上，然后转换成单端信号，引出到一个用户pin上，用示波器测的信号非常不稳，且只能运行一分钟左右，这是什么原因呢`
2019-11-17 17:23
你好，我们在设计中需要使用 hmc7044 产生一系列频率为 204MHz 且相位对齐的时钟，并且所有的 204MHz 时钟都由 外部VCO输入时钟 816MHz 所产生。 目前所有的时钟都已经获取
2023-12-01 10:15
HMC7044锁相环可以配出8路2.5G，相位可调的时钟吗，其中7路DCLK加一路SDCLK。特别是同组里面的两路时钟可以分开，分别调整相位吗？
2018-08-02 07:08
如题，参考板上没有细说HMC7044给9172的时钟电平是哪个？我看两个手册，7044只有LVDS_HIGH才能完全满足9172的时钟输入电平范围。 但是参考板给出的时钟是2G，这就不能用LVDS了
2023-12-04 07:07
由于HMC7044LP10BE的输出信号的差分信号，我想知道有没有关于输出相位噪声测试的方法，就是怎样设计可以将差分转单端而不影响相位噪声指标？
2019-01-21 16:28
评估板EVAL-HMC7044一级PLL的external VCO是否可以替换？如果替换，需要什么形式封装的VCO，是否有其他要求。谢谢！
2018-08-27 10:58
，希望通过配置寄存器来让输出的CLKOUT不受连续的RF SYNC信号影响，也看过同系列HMC7044的资料，都不尽人意。希望使用过该芯片的朋友指点一下。谢谢！
2018-08-07 07:16
的是配置时DCI时钟已经供上了。AD9739的时钟均为HMC7044提供，HMC时钟分为960MHz和240MHZ,主时钟为960MHz，240MHz时钟通过FPGA2转接给DCI。 我想知道这样的连接有问题吗？是什么原因导致0x21寄存器时钟无法锁定。感谢各位
2023-12-12 06:43
