慢的不正常，每个文件要5-6s，iar工程没问题，keil4,keil5都特别慢，但是keil编译其他工程速度正常。操作系统是win7 32位
2018-12-06 08:37
使用I2C的IO扩展芯片TCA9555，特别慢，谁知道原因？背景：使用的STM32F427的F0、F1做为SDA和SCL，模拟的I2C操作，I2C程序没有做任何改动现象：I2C操作特别
2022-10-24 14:34
S120通过OPC与labview通讯速率特别慢（差不多有10秒），是这样通讯本身就很慢，还是哪里没有设置
2023-11-10 07:57
从传感器（导航接收机）用串口读数据，由于一帧数据量较大，且传感器输出波特率较慢，导致读取特别慢，有0.3s。但系统需要每10ms 迭代一次算法，请问有什么方案可以使读数据不占用DSP时间？DMA？PRU？
2019-09-06 08:42
你好最近，我遇到了关于axi vdma fsync设置的问题。在我的项目中，我想使用一个AXI VDMA和AXI Pcore来加速Zedboard上的算法。我的数据流是DDR-> VDMA
2019-02-27 11:36
再会， 我们计划在 (2) LPC4300 之间实施 TDM 模式 0。 一个作为Master，一个作为slave，收发32bit数据。 我们面临着一个问题，即在 FSYNC 引脚的下降沿总是遗漏第
2023-05-24 10:30
; tmpmrd ++) ;这个延时之前是正常的，在一次修改配置后突然这里变得特别慢，跑完这个循环要 10s+。改回去之前的配置也还是慢，不清楚具体原因。但是过了这里之后，速度就正常了。 我把这个循环复制到 main
2022-07-28 10:15
，rd接高。wr／fsync，sclk，rdi，rdo均和dsp连接。SOE接dgnd，a0，a1接dgnd，普通模式输出位置。12v，5v以及vdrive 3.3v 由直流电源提供。运行dsp之后测试
2018-12-14 09:09
1. SBCLK/FSYNC信号上是否有Schmitt Trigger设计，对应的Vhys是多少？ 2. TAS2563在一组TDM连接八颗AMP的设计上，有推荐的设计方案和需要注意的地方吗？
2024-09-30 07:32
我想问下大家mpu6050,EXT_SYNC_SET[2:0]的8个值是什么意思,和FSYNC引脚有什么关系
2018-05-08 15:24
