我在手册上看到AD9361 LVDS模式发送数据的时钟要使用双边沿，在FPGA中，我将FB_CLK倍频到2倍使用单边沿发送数据，再将FB_CLK不变输出到ad9361，
2018-10-15 09:21
各位大侠： 您好！小弟最近在调试一块基于1553B总线的板卡，使用FPGA对基于1553B总线的61580芯片内的寄存器进行读操作时，用逻辑分析仪检测到数据总线上的数据在不断跳变（根据读时序要求，这段时间
2011-07-08 21:46
Cyclone IV 的FPGA，IO引脚作为输出使能信号IO_EN，经4k7电阻上拉只3.3V，初始化状态为3.3V高电平，FPGA程序运行后发送数据，IO_EN保持低电平问题如下：正常工作
2013-12-18 10:37
用12位的AD9226采集数据，引脚连接的没问题，时钟用的就是全局时钟50M，可是现在输入的数据只有一个，且不变。INPUT的接口直接是AD9226模块的端口，我信号给的是正弦波，可是INPUT
2016-12-03 17:38
stm32控制AD7606，数据不变化，就是我用的spi方式读取，采集端悬空时，输出稳定的一个数据10567，但是我把采集端接在3V时，数据仍然是10567，如果我此时
2018-10-29 08:41
利用FPGA后接AD5791，设定的参考电压值为0~10V，但是AD5791上电后就有1.3V的输出，且保持不变，FPGA代码波形图如下。请问是什么地方有错误需要修改。寄存器我只写了控制寄存器和
2021-12-10 15:26
我用AD7663做16位并口数据采集，为什么在BUSY低情况下发CNVST低 BUSY不变高呢，但BUSY会安自己的周期变高变低。
2023-12-25 07:58
我的主机端用读取写入控件像FPGA端写入数据，但是之前会有一个循环的判断条件，也就是说像FPGA端传输数据要等，但是FPGA
2017-08-17 13:03
请教ADI论坛中的高手。 现在在调试一块板卡，板卡结构：FPGA的I/O与AD9957的18根数据线相连，AD9957的PDCLK输出到FPGA的专用时钟管脚，作为FPGA
2018-10-17 15:26
我用AD7663做16位并口数据采集，为什么在BUSY低情况下发CNVST低 BUSY不变高呢，但BUSY会安自己的周期变高变低。
2019-03-11 11:41
