请问，想通过FPGA的PLL倍频产生个500MHz的时钟来使用，以此时钟来做定时精密延迟，不知道PLL倍频倍数有什么要求，比如好像有的器件支持不到500MHz，有没有可推荐的器件呢 补充内容 (2017-1-4 0
2017-01-03 17:04
10Gbps的serdes，它应该使用那个速度的PLL。正常，PLL速度固定为P（预分频器，主分频器和S），我想扫描窄，所以我应该使用小数N分频PLL。无论如何，我找不到documnet
2020-06-16 15:27
请教各位专家： 使用AD9364的FDD模式，将DATA_CLK送入FPGA的时钟输入引脚，用FPGA内部PLL进行倍频。 当AD9364处于ALERT状态时，FPGA
2018-08-20 07:20
如果要学习关于FPGA的pll搭建和让工程在有源码的情况下一步一步变为例程中那样有序的工程，该做那些准备呢？
2016-12-28 00:46
你们好， 我们正在使用AD9779A进行设计，有如下疑问： （1） 使用AD9779A的数据时钟信号（DATACLK）作为FPGA内部PLL的参考时钟，再用FPGA PLL
2023-12-20 07:12
Xilinx FPGA入门连载24：PLL实例之基本配置 1 工程移植可以复制上一个实例sp6ex7的整个工程文件夹，更名为sp6ex8。然后在ISE中打开这个新的工程。 2 新建IP核文件
2019-01-21 21:33
我的用的FPGA是Cyclone Iv。其中PLL的数字电源是1.2v，模拟电源是2.5v。 我想用PLL输出一个差分的时钟信号作为前端AD的采样时钟，只是现在不知道pll
2014-11-06 23:20
大家好 在virtex 5 FPGA用户指南ug190中，它说： “Virtex-5 FPGA中的时钟管理磁贴（CMT）包括两个DCM和一个PLL。在CMT中有专用路由将各种组件耦合在一起。” 在7
2020-08-21 09:16
。本文结合FPGA技术、锁相环技术、频率合成技术，设计出了一个整数/半整数频率合成器，能够方便地应用于锁相环教学中，有一定的实用价值。那么有谁知道具体该如何利用FPGA设计PLL频率合成器吗？
2019-07-30 07:55
`Xilinx FPGA入门连载24：PLL实例之基本配置特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1jGjAhEm 1 工程移植可以复制上一个实例
2015-11-16 12:09
