比较器输出波形良好，为什么接上FPGA的IO口后波形就变差了是什么问题呢
2017-04-10 22:08
本帖最后由 elecfans跑堂 于 2015-9-11 09:31 编辑 使一个 IO 口，输出周期为 2ms(500HZ)，占空比为 70%的固定频率的 PWM 波，
2015-09-11 09:28
为什么我fpga的io口输出速率只能做到8mhz呢？
2023-05-16 14:36
. 数字电平可能容易，但是如果想实现模拟电平，可以吗？ 下次使用的时候，希望能够通过编程修改这种对应关系，同时想问问，如果FPGA可以实现，那么还有别的元器件可以实现吗？ 请问CPLD或者FPGA能够实现任意的
2023-04-23 14:19
FPGA的IO口输出20M频率方波信号，上升沿和下降沿有毛刺怎么办？串联磁珠或者匹配电阻有效吗？同事想的办法是在后面加个高频的运放组成的射极跟随器。我认为毛刺会
2019-01-21 06:35
会有比较详细的结构图，因为是新人对于找资料解决问题，还是比较弱，往往无从下手）2. 想对FPGA的IO，设计成可配置的形式，可以当普通IO口使用，有输入
2015-10-31 20:13
灯亮了，用示波器观测IO口电压，发现是个PWM波。 把IO口设置成OFF(输出截止)，结果灯都灭了，
2018-10-03 10:22
在FPGA电路设计的时候，常常会看见IO口，串联一个电阻，然后接入FPGA内部，这个电阻的作用是什么？如果IO
2018-10-10 17:30
单片机输出的波形按理是0或1高低电平变化的，不会有中间任何电平出现的。但我最近发现一个产品，用显示器观看一个IO口对单片机地输出
2018-02-26 18:15
1.处理器上有64个可复用的IO口，我们需要64个IO口，因为是复用的，我么也会用到部分复用功能，所以IO
2023-04-23 14:10
