大神求救！我现在想要用FPGA实现一个数与一个数组（宽度为64）数相乘，累加，再取平均，用的是时序逻辑加上非阻塞
2017-09-13 11:02
时，dreg还是变成了areg这样不就是延时3个时钟周期了吗？为什么不是这样呢？另外，阻塞型赋值语句，规定是，顺序执行语句，每种状态
2017-09-20 15:10
的数据是在当前上升沿时输出数据。验证的话可以在程序中把对ram_addr、ram_wr_data赋值改为CLK下降沿触发。仿真波形如下：ram中读出的数据并不是在延时一个
2019-05-09 21:34
1，在阻塞赋值中，说是前边赋值阻塞后边赋值，但是看波形明明是同时变化，这是为什么？2，在if ，else if， else语句中说是顺序执行，是时钟跳一
2019-05-29 01:09
我是个初学者由于不是很懂得那些机器周期还有用法算法问题：设计一个延时100毫秒的
2012-06-09 15:05
在FPGA的开发中，如何对inout信号进行赋值？
2023-04-23 14:25
的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓\"流水线\"技术的基本设计思想，即原设计速度受限部分用一
2023-04-23 14:58
请问如何确定一个晶振12M的单片机程序中延时程序延时的时间呢？ 比如说12M晶振，晶振周期1/12微妙，
2023-09-27 08:30
FPGA中一个或门的延时有多少？求高手解答，会不会大于350ps？
2023-04-23 14:29
; ET0=1;//打开定时器0中断允许 EA=1;//打开总中断 TR0=1;//打开定时器 } 其中实际上定时为1ms。 定时器可以理解，但上面的延时函数说i=1时延时10us，对么？ 一
2023-11-06 06:53
