请问哈FPGA的输入输出信号跟端口引脚一定是一一对应的吧？
2019-04-16 04:46
当未使用的输出在约束文件中注释掉并且显然未在项目中声明时，fpga板上的输出引脚状态是什么 - 特别是对于Vivado 14.4 Verilog。在一些示例中，未使用的
2019-04-01 07:26
原本打算使用FPGA的PLL输出端口得到AD的输入时钟，但发现FPGA的时钟输出jitter过大（600ps）,远大于得
2023-12-22 06:29
各位大神，我自己焊了一块FPGA的最小系统板，FPGA能下载程序，下载程序前就把unused pins设置为input tri-stated，但除了所有的引脚都输出高电
2016-04-13 21:27
亲爱;我有Spartan™-3AN非易失性FPGA入门套件，我编写了VHDL程序，用于地址分配到与FPGA芯片接口的两个外部ROM。程序有（16位输入端口）和（16位输出
2019-08-22 10:31
大家好。我试图将端口C的端口RC6设置在PIC16F82PIC上作为输出引脚。从数据表看来，PIN RC6对应于共享RC6 I/O、TX和CK功能的
2020-03-27 09:59
我在对FPGA引脚输出的电平（3.3V）进行电平转换（转换到5V）的过程中，出现了下面的问题。 fpga输出管脚后接74
2024-04-16 16:36
你好在我的FPGA设计中，我需要获得FPGA输出端口电平信号上升和下降时间的信息。如何知道FPGA
2019-07-08 07:12
、FPGA的IO端口控制让CSB引脚拉高，SCLK和SDIO引脚拉低；3、外围电路按照ADI的评估板原理图设计。我的差分输入VIN+为0.6V，VIN-为0.4V。但为
2019-01-23 08:35
请教大家，如果 一个外部芯片的引脚A与fpga的input引脚B相连，现需要把fpga的另一个IO引脚C当做
2013-10-17 13:53
