大家好 我正在尝试在FPGA V6之间建立通信链接。我正在关注“LogiCORE IP Virtex-6FPGA GTX收发器向导v1.9”文档。在测试示例中使用PCIeconnectors但我想
2020-05-19 07:35
喜我为pcie gen1 ops配置了V6 gtx phy，并且运行良好。然而，我设置phy的方式是它使用板载100M osc。作为refclk，它使用这个100M clk进入fpga PLL来获得
2019-04-01 13:22
您好，我正在使用Plan Ahead 14.7和Virtex6 xc6vlx240tff1759-2目标FPGA。我的设备中有一个PCIe内核，它使用了FPGA中可用的24个GTX通道。我有5个通信
2020-06-17 07:46
根据ADI的reference design创建的工程，原本是用在zc706开发板上的。现在要把这个程序移植到一款高速通道是GTP的FPGA里，怎么把GTX部分的core修改一下用在GTP里，或者说怎么用IP GENERATOR生成与
2018-05-07 10:55
你好，我在两个通过串行背板连接的Virtex 6 FPGA中实现了一个简单的4通道Aurora 8b / 10b内核。每个磁贴的专用GTX时钟是固定的 - 在FPGA0上为312.5Mhz，在
2020-06-18 10:21
我的主板是KC705 325t我生成一个没有编码和解码的gtx，我生成一个串行数据到GTX rx，它应该输出20位数据，但是ingtwizard_0_GT/ ----------------接收端口
2020-07-28 08:36
亲关于如何使用GTX生成PIPE接口PCIE PHY的以下主题，有没有人有答案？https://forums.xilinx.com/t5/7-Series-FPGA
2020-05-04 09:05
你好！我试图在xc7k355t FPGA中实例化20个GTX收发器。所有20 GTX的核心配置都相同。在实施阶段发生以下错误：[放置30-640]放置检查：此设计需要比目标设备中更多
2020-08-20 13:39
车道对齐过程中遇到问题。是否可以通过GTX通道绑定功能对齐通道？我可以简单地将通道绑定序列设置为7系列FPGA收发器向导中的/ R /或/ A /来进行初始通道校准工作吗？
2020-08-18 10:03
FPGA引脚信号指配有什么原则？
2021-04-30 07:04
