DONE 变为高电平后应给 CCLK 应用多少个时钟周期以确保我的 FPGA 器件完全工作。
2021-02-03 06:22
CPU得到的结果是不正确的，直到大约1ms过去。 DONE信号是否表示配置完成且FPGA可以正常工作？为什么我们需要额外的时间才能使用它。 BTW：DONE设置为等待D
2019-05-22 11:40
变为高了。4. arm从flash读取fpga.bin程序，大约7MB，一次读取1024byte,然后通过spi 方式发送给fpga；5. arm发送完数据，读取和测量发现DONE
2018-08-14 14:35
你好伙计。 我正在通过PCI和主FPGA触发接口来编程一个处于从串行模式的Spartan6，并且在完成数据后我没有得到DONE信号。 1）我使用bitgen将Ncd和pcf转换为bit。 2）我
2019-06-14 13:51
嗨，我目前正在使用Artix-7 FPGA和Coolrunner II CPLD。在完成FPGA配置之前，CPLD将在复位时保留电路板上的所有内容。所以，我需要监控那个引脚。我的DONE引脚如下
2020-07-20 10:43
我使用ARTIX7固化程序，显示DONE DID NOT GO HIGH，然后DONE引脚外接3.3V上拉电阻，求大神指点该怎么改？大致是什么问题？
2017-04-07 20:56
有没有办法在zc702板上访问DONE LED，即DS3？我想通过在示波器上捕获它来查看此LED上的信号。我查看了用户指南，但没有提到我在寻找什么，或者可能是我无法找到它。请帮助我。
2019-09-18 06:21
DONE 变为高电平后应给 CCLK 应用多少个时钟周期以确保我的 FPGA 器件完全工作。
2022-02-08 16:21
大家好，如果两个FPGA连接在单个JTAG链中。那么DONE和INIT引脚的推荐连接是什么。两个FPGA的INIT引脚（也是DONE引脚）是应该连接在一起还是应该分开？
2019-01-10 11:00
我正在使用Artix-7（xc7a15tftg256-1）作为Vivado 2014.1的软件包。 DONE引脚状态有问题。编程后DONE引脚应为高电平（3.3V），但我只有680mV。如果我切换I / O引脚，I / O引脚将无法工作。那么，任何人都可以纠正这个
2020-04-08 09:45
