纵观数字集成电路的发展历史，经历了从电子管、晶体管、小规模集成电路到大规模以及超大规模集成电路等不同的阶段。发展到现在，主要有3类电子器件：存储器、处理器和逻辑器件。
2017-05-17 15:41
与处理器不同，FPGA本质上是真正并行的，因此不同的处理操作不必争夺相同的资源。每个独立的处理任务都分配给芯片的专用部分，并且可以自主运行，而不受其他逻辑块的影响。因此，当您添加更多处理时，应用程序一部分的性能不会受到影响。
2020-07-10 09:27
情况。在这个芯片中的程序在这些可设置硅片间到底是如何工作的。本文会使非数字化设计人员明白FPGA（现场可编程门阵列）的基础知识及其工作原理。此信息在使用高端设计工具时同样十分有用，希望可以为理解这一特别技术提供一些线索。 1.
2018-02-17 19:38
FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。
2017-02-11 12:34
很多数字传感器、数字控制的芯片（DDS、串行ADC、串行DAC）都是通过IIC总线来和控制器通信的。不过IIC协议仍然是一种慢速的通信方式，标准IIC速率为100kbit/s，快速模式速率为400kbit/s。本文致力于讲述如何用计数器控制和分频时钟控制两种方式完成IIC的读写操作。 IIC协议 IIC协议是一种多机通讯，由SDA数据线和SCL时钟线构成串行总线，所有的IIC设备都可以挂载到总线上，但每个设备都有唯一的设备读地址和设备写地址。在使用IIC作为数字接口的芯片
2018-05-05 10:17
cmos的高低电平分别为:Vih>=0.7VDD,Vil=0.9VDD,Vol
2017-02-11 12:38
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
2017-02-11 12:39
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时 钟脉冲的到来，此时无论外部输入 x有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的 变化直接引起。
2018-07-06 10:00
本文档的主要内容详细介绍的是FPGA的入门基础知识详细说明。
2020-12-20 10:13
FPGA 已成为现今的技术热点之一，无论学生还是工程师都希望跨进FPGA的大门。网络上各种开发板、培训班更是多如牛毛，仿佛在告诉你不懂FPGA你就OUT啦。那么我们要玩转FPG
2018-01-12 05:06
