一、如何得到LUT与REG的使用比例 riple 我们先看一个FPGA工程的编译结果报告： 在这个报告中，我们可以看到如下信息： Total logic elements 24071/24624
2022-07-03 14:54
FPGA中关于SPI的使用
2023-04-12 10:13
最近，我接手一个项目，这个项目不仅要求我使用FPGA，而且还要求我使用功能更强大的ARM。这都是我从未接触过的领域。在这个系列博客中，我将介绍我是如何将自己现有的MCU知识和经验运用到FPGA
2018-05-08 15:41
在systemverilog协议中，logic定义四态值，即向量（vector）的每个位（bit）可以是逻辑0, 1, Z或X，与verilog协议中的reg很接近。但是logic有个很明显的优势，不允许多驱动。
2023-10-26 09:32
生成时钟包括自动生成时钟（又称为自动衍生时钟）和用户生成时钟。自动生成时钟通常由PLL或MMCM生成，也可以由具有分频功能的时钟缓冲器生成如7系列FPGA中的BUFR、UltraScale系列
2024-01-11 09:50
FPGA中RAM的使用探索。以4bitX4为例，数据位宽为4，深度为4。
2018-03-28 17:07
时序分析时FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。
2022-03-18 11:07
定义信号类型：原来模块中的输入信号，定义成reg 类型，原来模块中的输出信号，定义为wire类型，但这里有个问题，如果在testbench中本身有一个模块需要，如用来产
2019-07-31 17:52
在选择FPGA时，关注LUT（Look-Up Table）和BRAM（Block RAM）是非常重要的，因为它们是FPGA架构中的两个核心资源，对于设计的性能和资源利用至关重要。
2023-11-21 15:03
建立时间和保持时间是FPGA时序约束中两个最基本的概念，同样在芯片电路时序分析中也存在。
2024-08-06 11:40
