• 发文章

  • 发资料

  • 发帖

  • 提问

  • 发视频

创作活动
0
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
返回

电子发烧友 电子发烧友

  • 全文搜索
    • 全文搜索
    • 标题搜索
  • 全部时间
    • 全部时间
    • 1小时内
    • 1天内
    • 1周内
    • 1个月内
  • 默认排序
    • 默认排序
    • 按时间排序
大家还在搜
  • Verilog 变量声明与数据类型一

    , output co); wireco1,co2,co3; // 例化 一位全加器,并重复使用4次fadder1fadder1_inst1( .ci (ci), .a(a[0]), .b(b[0

    2021-08-10 14:01

  • Verilog 预编译

    module 例化后起到参数传递的作用。parameter经常在module接口,以及在设计文件中多处使用特定常数的地方使用。 举例:设计文件para_fadder.vmodule para_fadder

    2021-08-11 09:31