:809 - output pad net 'DATABUS' has an i
2018-09-29 14:44
'fpga_0_ddr2_clk_0_OBUF' has an illegal bufferERROR:NgdBuild:467 - output
2018-10-12 14:33
出现新的问题NgdBuild:924 - input pad net 'clk' is driving non-buffer primitives:应该怎么解决？
2018-01-22 21:47
- input pad net 'clk' is driving non-buffer primitives:应该怎么彻底解决？
2019-05-17 06:35
expanded design ...ERROR:NgdBuild:455 - logical net 'GTP_CLK_OUT' has multiple driv
2018-10-09 15:41
first). But I get errors which I cannot explain: ERROR:NgdBuild:455 - logical net 'clk25'
2018-10-18 14:22
be placed in series.ERROR:NgdBuild:462 - input pad net 'Ethernet_10_100_PHY_rx_clk'
2019-07-09 15:48
使用Hyperlynx打开AD转换完的hyp文件，报错：Illegal pad specified in line 436，每个PCB文件都有错误，只是最后的数字不同，请问是怎么回事。
2018-02-22 09:30
我是FPGA的新手。当我创建编程文件时，每个网络都有一个翻译错误：ERROR：NgdBuild：924-bidirect pad net'IO_RIGHT'正在驱动非缓
2019-05-15 07:52
verilog module:ERROR:NgdBuild:256 - No base name given in netlist specification "/Output
2018-10-15 11:41
