这篇帖子跟大家一起来讨论下DDR3布线的那些事：DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例
2016-10-28 10:25
共享交流一下，DDR3布线技巧
2016-01-08 08:17
DDR3差分时钟在PCB布线后对其后仿真分析，抽取一对实际时钟走线对所走链路进行分析其波形如下图7：其单调性和上下过冲都满足要求。 图7：差分时钟PCB走线波
2014-12-15 14:17
多大？6：如果空间不足的情况下，地址跟地址的间距最小可以做多少，数据与数据间距可以做多少？地址可以跟数据走同一层吗？7：以上的等长情况在频率，控制芯片，ddr颗粒不同的情况下，同样适用吗？8：关于ddr3
2015-01-06 15:34
本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。##时序分析。##PCB
2014-07-24 11:11
本期讲解的是高速PCB设计中DDR布线要求及绕等长要求。布线要求数据信号组：以地平面为参考，给信号回路提供完整的地平面。
2017-10-16 15:30
在DDR的PCB设计中，一般需要考虑等长和拓扑结构。等长比较好处理，给出一定的等长精度通常是
2017-11-08 13:00
